定义
从接收信号中提取时钟、并对数据做判决重定时的电路。
图解
FEC 与均衡链路 FEC 是高速光互连里「看不见但不可省」的一环：PAM4 把眼高压到三分之一后，裸误码率必然变差，系统靠发端加冗余、收端纠错把误码率拉回可用水平。代价是额外时延与功耗——这也解释了为什么 LPO 这类去掉 DSP 的方案必须靠更强的模拟器件来补。
光模块内部信号链 光模块的信号主链路。发射方向电信号依次经过 DSP/CDR → Driver → TOSA → 合波耦合；接收方向反过来。任何一个环节的带宽、线性度或损耗都会吃掉链路余量，这也是为什么高速率下「器件都合格但模块不合格」很常见。
说明
时钟恢复（CDR）从接收到的数据流中提取出时钟信息，用它在最佳时刻对信号进行采样判决。没有准确的时钟，采样点会漂移，误码率迅速上升。
时钟恢复的难度随速率与调制格式提高：PAM4 的三个眼都需要正确的采样点，可用时间窗口更窄，因此对抖动的容忍度更低。抖动因此成为高速链路中与噪声同等重要的指标。
在架构上，CDR 通常与重定时功能集成在 DSP 中；LPO 去掉 DSP 后，时钟恢复能力就转移到交换 ASIC 的 SerDes 侧，这也是 LPO 需要平台配合的原因之一。
关键数字
采样判决点CDR 的核心作用
抖动容忍度高速下的关键约束
去 DSP 后转移LPO 需要 SerDes 承担
关键要点
- 是重定时模块（Retimer）的核心功能，决定接收端的抖动容限。
- LPO 方案取消 DSP 后，时钟恢复能力下降，是链路裕量变薄的根因之一。